[技术前沿]晶体管的下一步--3D集成

垂直晶体管的后续版本正在出现，可能是finFET的继任者，将较低的泄漏与显著的面积减小结合在一起。

随着N3推出的堆叠纳米片晶体管使用多个沟道层来维持总体沟道长度和必要的驱动电流，同时继续减少标准单元占用空间。后续技术CFET将z轴进一步推高，将n沟道和p沟道晶体管堆叠在彼此的顶部，而不是并排。

在12月的IEEE电子器件会议上展示的工作中，台积电的研究人员估计，在栅极尺寸恒定的情况下，CFET可以将整体尺寸减小1.5倍到2倍。对于任何数字逻辑来说，这些都是显著的领域优势，但制造这些新的晶体管结构将是一个挑战。

单片3D集成是最简单的集成方案，也是最有可能首先投入生产的方案。在单片3D集成中，整个结构组装在单片硅上。这种方法还可用于制造内存计算设计，其中内存器件被制造为传统CMOS电路金属化层的一部分。虽然单片3D设计中的各个层可以融入新技术（例如ReRAM器件的集成），但整体CMOS流程仍得以保留。使用的所有材料和工艺都必须与该标准兼容。

为互补器件添加更多纳米片

这种方案的整体过程类似于堆叠纳米片晶体管流程。它从八个或更多交替的硅和硅锗层（四对）开始，而堆叠的纳米片NFET或PFET可能只有四个这样的层（两对）。然而，在CFET 流程中，中间介电层插入到堆栈的中间。

该层将n型和p型晶体管分开，可能是与标准纳米片晶体管流程最重要的区别。imec的Naoto Horiguchi表示，为了最大限度地减少寄生电容，中间介电层应尽可能薄。但如果它太薄，边缘放置错误可能会导致隔离失败，将顶部器件的触点降落到底部器件上。

在台积电的工艺中，Si/SiGe超晶格包括一个高锗SiGe层作为中间电介质的占位符。在源极/漏极蚀刻之后，高选择性蚀刻去除该层并氧化其两侧的硅以形成中间电介质。

在TSMC工艺中形成中间电介质之后，进行内部隔离物凹槽蚀刻，使SiGe层相对于硅纳米片凹进，从而限定栅极长度和结重叠。

尽管台积电强调尚未制造出完全金属化的集成CFET电路，但它确实报告称，超过90%的晶体管幸存下来。

沉积纳米片堆叠非常简单。以所需的精度蚀刻它则不然。低于垂直的蚀刻轮廓将改变顶部和底部器件的相对沟道长度，导致不对称的开关特性。

堆叠晶圆以提高灵活性

另一种顺序3D集成更加灵活。虽然单片3D集成使用单个器件层，但顺序3D集成在第一层之上绑定了一个附加层。不过，顺序3D集成不同于三维晶圆级封装和芯片堆叠。在WLP中，组件器件被完成、钝化和测试。组件芯片作为独立电路具有完整的功能。在顺序3D集成中，这两层是单个集成电路的一部分。

通常，虽然并非总是如此，第二层是未经处理的裸晶圆，根本没有任何器件。Soitec研究和外部合作总监Ionut Radu表示，他的公司使用SmartCut工艺来转移亚微米硅层。不过，顺序集成的优点之一是它为其他可能性打开了大门。例如，第二层可以使用不同的硅晶格取向来促进应力工程以提高载流子迁移率。它还可以使用替代沟道材料，例如砷化镓或二维半导体。在转移发生之前，第二片晶圆的处理不会对第一片晶圆的热预算产生影响。

键合后，第二层的工艺温度通常必须保持在500°C以下。CEA-Leti的工艺集成工程师Tadeu Mota-Frutuoso表示，研究人员通过对源/源使用激光退火，能够在传统CMOS工艺中达到这一基准。排水激活步骤。

虽然顺序3D集成可用于实现CFET器件，但顶层也可以包含独立电路。尽管如此，与单片集成一样，两个电路层之间的介电层是关键的工艺步骤。KAIST的分析师发现，减少层间电介质的厚度可以改善散热。它还有助于使用底部栅极来控制顶层设备。另一方面，介电层位于原始晶圆和转移层之间的界面处。厚度控制取决于用于准备转移表面的抛光步骤。如此精确的控制对于CMP来说极具挑战性。

无污染地重新驱动晶圆

虽然第二电路层可以在工艺流程中的任何点添加，但插入点不仅限制第一层和第二层器件，而且限制整个晶圆厂。当第二层尚未包含器件时，与第一层的对齐相对容易。相比之下，Horiguchi表示，将一个器件晶圆对齐到另一个器件晶圆的顶部会造成面积损失，以适应潜在的重叠错误。顺序3D结构的总器件厚度也往往更大。

将具有触点和其他金属化的第一层晶圆返回到FEOL工具来制造第二晶体管层会带来很大的交叉污染风险。即使顶面封装良好，Mota-Frutuoso在一次采访中解释说，底层的侧壁和斜面仍然会将金属层暴露于FEOL工艺中。为了解决这个问题，CEA-Leti提出了一种斜面污染包裹 (BCW) 方案，该方案首先清洁晶圆边缘，然后使用保护性氧化层将其和侧壁封装。

控制散热

对于单片和顺序3D器件来说，散热都是一个重大挑战。概括起来很困难，因为热特性取决于特定的集成方案甚至电路设计。台积电高级经理Wei-Yen Woon和他的同事评估了氮化铝和金刚石作为可能的散热层。虽然两者都已用于功率器件，但它们对于CMOS工艺流程来说是全新的。他们通过低温溅射工艺获得了高质量的柱状AlN薄膜，尽管柱状结构确实阻碍了面内热传输。虽然金刚石具有极高的导热性，但它也可能需要极高的加工温度。台积电团队通过使用预沉积的金刚石核，在BEOL兼容温度下沉积了质量可接受的薄膜，但他们尚未尝试将这些薄膜与工作设备集成。

下一步是什么？

短期内，单片3D集成在现有纳米片晶体管工艺流程的基础上，为CFET制造提供了一条相对简单的途径。即使是顺序3D集成的支持者也希望整体方法能够首先投入生产。但从长远来看，在第二器件层使用完全不同的材料的能力为器件设计人员提供了更多的工艺优化旋钮。

不管它是如何实现的，有源器件不再需要将自身限制在单个平面层的想法的影响远远超出了逻辑晶体管的范围。从内存计算模块到图像传感器，3D集成是“超越摩尔”设备的重要工具。

原文链接：

https://semiengineering.com/building-cfets-with-monolithic-and-sequential-3d/