3D堆叠的互补金属氧化物半导体和互补场效应晶体管将摩尔定律推向新高度

过去50年里，影响最深远的技术成就也许就是晶体管小型化的稳步推进，它们的集成密度越来越高、功耗越来越低。自从20多年前在英特尔开始职业生涯以来，我们就一直听到这样的警告：这种无穷小的演变即将结束。然而年复一年，优秀的新型创新成果还在继续推动半导体行业进一步发展。

在这个过程中，我们工程师需要改变晶体管的架构，在提高性能的同时持续缩小其面积并降低功耗。带领我们走过20世纪下半叶的“平面”晶体管设计，在21世纪10年代前半期被3D鳍状器件取代。如今，随着一种新的全环绕栅极（GAA）结构即将投入生产，这些3D鳍状器件也即将被取代。但是我们必须看得更远，因为我们缩小这种新型晶体管结构（我们称之为“RibbonFET”）的能力也有限。

那么，未来的小型化工作要如何开展？我们将继续关注第三维度。我们开发了可以互相堆叠的实验装置，能够实现比原来小30%至50%的逻辑。至关重要的是，顶部和底部器件分属N沟道金属氧化物半导体（NMOS）和P沟道金属氧化物半导体（PMOS）两种互补类型，它们是过去几十年里所有逻辑电路的基础。我们相信这种3D堆叠的互补金属氧化物半导体（CMOS）和互补场效应晶体管（CFET）将是摩尔定律延续到下一个10年的关键。

晶体管的演变

持续创新是摩尔定律的重要基础，但每一项改进都伴随着权衡取舍。要理解这些权衡以及它们为什么必然将我们引向3D堆叠CMOS，我们需要了解一点晶体管运行的背景知识。

晶体管的演变 从平面晶体管架构(左)向FinFET(右)的转变提供了更好的沟道(蓝色块覆盖处)控制，并且将功耗降低了50%，性能提高了37%。

每种金属氧化物半导体场效应晶体管（MOSFET）都有一套相同的基本部件：栅极叠层、沟道区、源极和漏极。源极和漏极经过化学掺杂后会富含移动电子（n型）或者缺乏移动电子（p型）。沟道区的掺杂情况则与源极和漏极相反。

在2011年之前的先进微处理器所使用的平面晶体管中，MOSFET的栅极叠层位于沟道区正上方，目的是将电场投射到沟道区中。向栅极施加足够大的电压（相对于源极）会在沟道区产生一层移动电荷载流子，从而允许电流在源极和漏极之间流动。

随着传统平面晶体管的尺寸缩小，器件物理学家称为短沟道效应的器件占据了中心位置。总的来说，由于源极和漏极之间的距离变得非常小，电流会在不应该泄漏的时候漏过沟道，因为栅电极会千方百计耗尽沟道中的电荷载流子。为了解决这个问题，业界转向了一种完全不同的晶体管架构：鳍式场效应晶体管（FinFET）。它从三面将栅极包裹在沟道周围，以实现更好的静电控制。

在RibbonFET中，栅极环绕晶体管沟道区，以增强对电荷载流子的控制。这种新结构还实现了更好的性能和更精确的优化。

2011年，英特尔推出了22纳米节点的FinFET，以及第三代酷睿处理器，之后，该器件架构一直是摩尔定律的主力。有了FinFET，我们能够在更低的电压下工作并进一步减少泄露，与上一代平面架构相比，在同等性能水平下，功耗可降低约50%。FinFET的切换速度也更快，性能提高了37%。由于导电发生在“鳍”的两个垂直面上，所以与只沿一个表面导电的平面器件相比，这种器件可以驱动更多的电流通过给定面积的硅。

不过，在转向FinFET时，我们也有所舍弃。在平面器件中，晶体管的宽度是由光刻定义的，因此它是一个非常灵活的参数。但在FinFET中，晶体管宽度以离散增量的形式出现，一次增加一个鳍，这种特性往往被称为“鳍量化”。FinFET虽然可能很灵活，但鳍量化仍然是一个重要的设计约束。它的设计规则和增加更多鳍片以提高性能的愿望会增加逻辑单元的总面积，而且会使将单个晶体管变成完整逻辑电路的互连堆叠变得更加复杂。这也增大了晶体管的电容，从而降低了其切换速度。因此，虽然FinFET作为行业的主力为我们提供了很好的服务，但我们仍然需要一种更加完善的新方法。正是这种方法将我们引向了下面即将介绍的3D晶体管。

3D堆叠CMOS将NMOS器件置于PMOS器件之上，占用的面积与单个RibbonFET占用的面积相同。NMOS和PMOS栅极使用了不同的金属。

RibbonFET是FinFET面世11年以来，我们的第一款新型晶体管架构。其中，栅极完全包围着沟道，可实现对沟道内电荷载流子更严密的控制，沟道现在是由纳米级的硅带构成的。有了这些纳米带（也称为“纳米片”），我们又可以利用光刻技术按需改变晶体管的宽度了。

解决量化约束后，我们可以为应用打造适宜的宽度，进而得以平衡功耗、性能和成本。更重要的是，通过堆叠和并行操作纳米带，该器件可以驱动更多的电流，从而能够在不增加器件面积的情况下大大提高性能。

我们认为RibbonFET是以合理的功率获得更高性能的最佳选择，将在2024年推出它们以及其他创新产品，如PowerVia，这是一种背面供电技术，采用了英特尔20A制造工艺。

堆叠CMOS

平面晶体管、FinFET和RibbonFET有一个共同点，即它们都采用了CMOS技术，如前所述，CMOS技术由n型（NMOS）和p型（PMOS）晶体管组成。20世纪80年代，CMOS逻辑成为了主流，因为它消耗的电流比替代技术（尤其是纯NMOS电路）少得多。更少的电流能够实现更高的工作频率和更高的晶体管密度。

到目前为止，所有CMOS技术都是将标准NMOS和PMOS晶体管对并排放置。但在2019年IEEE国际电子设备会议（IEDM）的专题演讲中，我们介绍了3D堆叠晶体管的概念，它将NMOS晶体管置于PMOS晶体管之上。次年，在2020年IEEE国际电子设备会议上，我们展示了第一个采用这种3D技术的逻辑电路设计，它是一款反相器。结合适当的互连，3D堆叠CMOS方法有效地将反相器的尺寸减半、面积密度加倍，并进一步推高了摩尔定律的极限。

通过将NMOS晶体管堆看在PMOS晶体管之上，3D堆叠能够有效地使每平方毫米的CMOS晶体管密度翻倍，尽管实际密度取决于所涉及的逻辑单元的复杂性。反相器单元俯瞰图显示了源极和漏极互连(红色)、栅极互连(蓝色)和垂直连接(绿色)。

利用3D堆叠的潜在优势意味着要解决许多工艺集成挑战，其中一些挑战将拓展CMOS制造的极限。

我们利用“自对准工艺”制造了3D堆叠CMOS反相器，该工艺中，两个晶体管均在同一个步骤中制造。这意味着需要通过外延（晶体沉积）构建n型和p型源极与漏极，并为两个晶体管添加不同的金属栅极。通过结合源极-漏极和双金属栅极工艺，我们能够制造不同导电类型的硅纳米带(p型和n型)来构成堆叠的CMOS晶体管对。借助这种方法，我们还可以分别为顶部和底部的纳米带调整器件的阈值电压（晶体管开始切换的电压）。

我们是如何做到这一切的呢？自对准3D CMOS制造从硅晶圆开始。我们在晶圆上沉积了一层又一层的硅和硅锗，这种结构称为“超晶格”。然后，我们用光刻图案来切除部分超晶格，留下一个鳍状结构。超晶格晶体为后续工作提供了强大的支撑结构。

在CMOS逻辑中，NMOS和PMOS器件通常并排放置在芯片上。而早期的原型却将NMOS器件堆叠在PMOS器件之上，压缩了电路尺寸。

接下来，我们在超晶格中器件栅极所在的部分上方沉积了一块“虚拟”多晶硅，以保护它们免受下一步操作的影响。这一步称为“垂直堆叠双源极/漏极工艺”，在顶部纳米带(未来的NMOS器件)的两端添加掺磷硅，同时在底部纳米带（未来的PMOS器件）的两端选择性地添加硼掺杂硅锗。之后，我们在源极和漏极周围放置电介质，使它们彼此电隔离。后一步要求我们接下来对晶圆的平整度进行完美抛光。

最后，我们要构建栅极。首先，我们移除了先前放置的虚拟栅极，露出硅纳米带。接下来，只蚀刻掉硅锗，释放出一叠平行的硅纳米带，它们将成为晶体管的沟道区。然后，我们在纳米带的四周涂上一层具有高介电常数的极薄的绝缘层。纳米带沟道非常小，并且以这种方式放置，因此我们无法像平面晶体管那样对它们进行有效的化学掺杂。相反，我们使用了金属栅极的一种名为“功函数”的特性来赋予相同的效果。我们用一种金属围绕底部纳米带，形成了p掺杂沟道，用另一种金属围绕顶部纳米带，形成了n掺杂沟道。由此完成了栅极堆叠，也完成了两个晶体管的组装。

这个过程看起来很复杂，但优于另一种叫做“顺序3D堆叠CMOS”的技术。后者将NMOS器件和PMOS器件构建在两块不同的晶圆上，并将二者连接起来，还将PMOS层转移到NMOS晶圆上。相比之下，自对准3D工艺的制造步骤更少，对制造成本的控制更严格，我们曾在研究中证明过这一点并在2019年IEEE国际电子设备会议上介绍过。

重要的是，自对准方法还避免了连接两个晶圆时可能发生的未对准问题。尽管如此，人们仍在探索顺序3D堆叠，以促进硅与非硅沟道材料的集成，例如锗和III-V族半导体材料。随着将光电子和其他功能紧密整合在单一晶圆上的研究不断推进，这些方法和材料可能会很重要。

新的自对准CMOS工艺及其创造的3D堆叠CMOS运行良好，且似乎有进一步小型化的巨大空间。在早期阶段，这是非常鼓舞人心的。75纳米栅极长度的器件展现了低泄漏、出色的器件可扩展性和高通态电流。另一个有前途的征兆是：我们已经制造出两组堆叠器件之间最小距离仅为55纳米的晶圆。虽然我们得到的器件性能结果本身并不是最佳纪录，但它们确实可以与采用相同工艺在同一晶圆上制造的单个非堆叠控制器件媲美。

在开展工艺集成和实验工作的同时，我们还在进行许多理论、仿真和设计研究，以期洞察如何以最好的方式利用3D CMOS。通过这些工作，我们发现了晶体管设计过程中的一些关键问题。尤其是，我们现在知道需要优化NMOS和PMOS之间的垂直间距，如果太短会增加寄生电容，如果太长则会增加两个器件之间的互连电阻。这两种极端情况都会导致电路变慢和功耗更高。

许多设计研究（如TEL美国研究中心在2021年IEEE国际电子设备会议上介绍的一项研究）都专注于在3D CMOS有限的空间内提供所有必要的互连装置，并且不显著增加其组成的逻辑单元的面积。TEL的研究表明，在寻找最佳互连方案方面有很多创新机会。该研究还强调，3D堆叠CMOS需要在器件上下都有互连。这种方案称为“埋入式电源轨”，它采用了为逻辑单元供电但不携带数据的互连，并将其移至晶体管下方的硅片上。英特尔的PowerVIA技术正是这样做的，该技术计划于2024年推出，将在3D堆叠CMOS商业化过程中发挥重要作用。

完成3D堆叠CMOS所需的所有连接颇具挑战。电源连接需要从器件叠层下方完成。在这个设计中，NMOS器件(上图)和PMOS器件(下图)具有独立的源极/漏极接点，但二者共用一个栅极。

摩尔定律的未来

有了RibbonFET和3D CMOS，我们就有了一条将摩尔定律延续至2024年以后的清晰道路。在2005年的一次采访中，戈登•摩尔在被问及他的定律会变成什么样时表示：“我不时惊讶于我们取得进展的能力。一路走来，有好几次我都以为已经走到了尽头，会逐渐停止，但我们具有创造力的工程师却想出了解决办法。”

随着向FinFET的转变和接踵而来的优化、目前RibbonFET的发展和最终3D堆叠CMOS的发展，以及无数与之相关的封装改进，我们认为摩尔先生将再次感到惊讶。

作者：Marko Radosavljevic、Jack Kavalieros